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CHAPTER 5 BUS CONTROL FUNCTION
User’s Manual U15905EJ2V1UD
201
Figure 5-13. Separate Bus Hold Timing (Bus Size: 8 Bits, Write)
CLKOUT
T1
T2
A1
D1
D2
Undefined
A2
Undefined
11
10
D3
A3
T1
T2
TH
TIí
TH
T1
T2
HLDRQ
HLDAK
A23 to A0
AD7 to AD0
WR1, WR0
CS3 to CS0
11
10
11
10
1111
11
Note
This idle state (TI) does not depend on the BCC register settings.
Remark
The broken lines indicate high impedance.
Figure 5-14. Address Wait Timing (Separate Bus Read, Bus Size: 16 Bits, 16-Bit Access)
TASW
T1
TAHW
T2
CLKOUT
ASTB
A23 to A0
CS3 to CS0
WAIT
AD15 to AD0
RD
D1
A1
T1
T2
CLKOUT
ASTB
A23 to A0
CS3 to CS0
WAIT
AD15 to AD0
RD
D1
A1
Remarks 1. TASW (address setup wait): Image of high-level width of T1 state expanded.
2. TAHW (address hold wait): Image of low-level width of T1 state expanded.
3. The broken lines indicate high impedance.
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